generate句允许时间细化（Elaboration-time）选择或重复某些句子。这些句子可以包括模块实例引用的句子、连续赋值句子、always句子、initial句子和门级实例引用句子。细化时间是指模拟开始前的阶段。此时，所有设计模块都被链接在一起并完成层次引用。

1.generate语法

将genvar定义为generate中的循环变量。

generate语句中定义的for语句必须有begin，以便为后续添加标签做准备。

begin必须有名字，即必须有标签，因为标签将被用作generate循环的实例名称。

可用于generate语句的类型主要有：

·ü module（模块）

·ü UDP(用户自定义原语)

·ü 门级原语

·ü 连续赋值语句

·ü initial或always语句

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基本结构如下：

循环变量名genvar；
generate
///generate循环句
//generate条件语句
///generate分支语句
////嵌套generate语句
endgenerate

以下是generate常用的几种情况的例子。

2. generate-loop循环语句

3.generate-conditional条件语句

generate允许条件选择语句，即将条件选择添加到generate中的for循环中，只例化条件建立时对应的语句或module。

4.generate-case分支语句

generate-case分支语句类似于generate-条件语句，但将原分支语句改为case语句。

结论

genvar和generateVerilog 只有2001年才有，功能非常强大。可以配合条件句、分支句进行一些有规律的例子或赋值操作，有助于提高简单代码，减少人为影响。